Silent Data Corruption (SDC) and post-deployment hardware faults have emerged as significant reliability concerns for hyperscale AI and HPC infrastructure, with recent industry reports from Google, Meta, and the Open Compute Project (OCP) highlighting defects that pass manufacturing test but only manifest under specific bias conditions or after extended operation. The published case studies are predominantly digital. In this study, we examine the same failure class in an analog Automated Test Equipment (ATE) pin electronics ASIC, devices that perform final test on AI and HPC silicon.

A customer reported progressive VCOM threshold drift on a 256-channel application, affecting approximately 50% of channels and continuing past -900 mV with no observable stabilization. All affected devices had passed final test before production. Failing devices were inspected, and results from initial visual inspection, ATE re-test, and emission microscopy were inconclusive. Bench characterization across 50 devices spanning multiple lots and date codes confirmed that the drift was reproducible and exhibited strong dependence on register configuration and operating temperature but evaded standard production screening due to its time-dependent nature.

Failure analysis techniques such as Focused Ion Beam (FIB) produced misleading initial results. Severing a capacitor and diode in the comparator path arrested the drift, which initially appeared to identify the offending components. A subsequent control FIB cutting non-functional metal also halted the drift, demonstrating that the FIB process itself was perturbing the measurement rather than the targeted devices. This sensitivity to invasive characterization is a notable hazard for this defect class and constrains the design of subsequent debug experiments.

Root cause was traced to Safe Operating Area (SOA) violations within the analog comparator. Floating-node conditions in one register state and an over-stressed gain-stage V_GS in another subjected gate oxides to chronic overstress, accelerating Hot Carrier Injection (HCI) and Bias Temperature Instability (BTI). Pre-silicon simulation did not flag the floating-node case due to the initial conditions the simulator applies, preventing the very condition responsible. Final test could not screen for the effect because the resulting offset is sub-microvolt at t = 0 and accumulates only after days of biased operation.

This case study underscores the importance of integrating aging-aware design verification with adaptive test strategies for analog devices intended for long-deployment applications. The presentation walks through the diagnostic flow, the validated workaround shipped to the customer during silicon respin development, and the design corrections incorporated in successor revisions. We conclude with recommendations for screening long-latency, bias-dependent drift in the analog devices on which AI and HPC test programs increasingly depend, including SOA analysis during pre-silicon verification, extended-stress characterization protocols, and closer coordination between design verification and production test engineering teams.

Hailin is an Applications Engineer at ElevATE Semiconductor with a strong engineering background and a passion for innovation. He holds a degree from the University of Toronto, where he also engaged in academic research collaborations, and has professional experience spanning software development and mixed-signal engineering.

Dedicated to tackling complex technical challenges and fostering opportunities for students, Hailin is committed to advancing the field of semiconductor test while inspiring the next generation of professionals. He is currently pursuing a master’s degree at UC Berkeley, focusing on applying statistical models and data science principles to enhance test engineering.

Silent Data Corruption(SDC) 및 실제 시스템 배포 이후 발생하는 하드웨어 결함(Post-Deployment Hardware Fault)은 최근 하이퍼스케일 AI 및 HPC 인프라에서 중요한 신뢰성 문제로 대두되고 있습니다. Google, Meta 및 OCP의 최근 산업 보고에서도 제조 테스트를 통과했지만 특정 Bias조건이나 장시간 동작 이후에만 나타나는 결함 사례들이 보고되고 있습니다. 기존에 발표된 사례들은 대부분 디지털 회로에 집중되어 있습니다. 본 연구에서는 동일한 유형의 고장 메커니즘을 AI 및 HPC반도체의 Final Test에 사용되는 Analog ATE Pin Electronics ASIC에서 분석하였습니다.

고객은 256채널 애플리케이션에서 점진적인 VCOM Threshold Drift가 발생한다고 보고하였습니다. 이 현상은 전체 채널의 약 50%에서 나타났으며, VCOM Threshold가 -900mV를 넘어선 이후에도 안정화되지 않고 계속 변화하였습니다. 문제가 발생한 모든 디바이스는 양산 전 Final Test를 정상적으로 통과한 제품이었습니다. 불량 디바이스에 대해 초기 육안검사, ATE재시험 및 Emission Microscopy를 실시했지만 명확한 원인을 확인할 수 없었습니다. 여러 Lot와 Data Code에 걸친 50개 디바이스의 Bench Characterization을 통해 해당 Drift현상이 재현 가능함을 확인하였으며, Register Configuration과 Operating Temperature에 크게 의존하는 것으로 나타났습니다. 그러나 이 현상은 시간이 경과하면서 누적되는 특성을 가지고 있어 일반적인 양산 스크리닝 과정에서는 검출되지 않았습니다.

Focused Ion Beam(FIB)과 같은 Failure Analysis(FA) 기법은 초기 분석 과정에서 오해를 일으킬 수 있는 결과를 보여주었습니다. Comparator 경로의 Capacitor와 Diode를 FIB로 절단하자 Drift가 멈추었고, 처음에는 해당 부품들이 문제의 원인인 것으로 판단되었습니다. 그러나 이후 회로 기능과 무관한 Metal을 절단하는 Control FIB 실험에서도 Drift가 멈추는 현상이 확인되었습니다. 이는 특정 소자가 원인이었던 것이 아니라 FIB 공정 자체가 측정 대상에 영향을 주어 현상을 변화시키고 있었음을 의미합니다. 이러한 침습적 분석(Invasive Characterization)에 대한 민감성은 이와 같은 결함을 분석할 때 주의해야 할 중요한 요소이며, 이후 Debug Experiment의 설계에도 제약을 줄 수 있습니다.

최종적으로 근본 원인은 Analog Comparator 내부의 Safe Operating Area(SOA) 위반으로 밝혀졌습니다. 특정 Register State에서 발생하는 Floating-Node Condition과 또 다른 상태에서 Gain Stage의 Vgs가 과도한 Stress를 받는 현상으로 인해 Gate Oxide가 지속적인 Overstress에 노출되었으며, 그 결과 Hot Carrier Injection(HCI) 및 Bias Temperature Instability(BTI)가 가속되었습니다. Pre-Silicon Simulation에서는 Simulator가 적용하는 Initial Condition으로 인해 실제 문제를 유발하는 Floating-Node Condition 자체가 발생하지 않아 해당 문제를 사전에 검출하지 못했습니다. 또한 Final Test 시점(t=0)에서 발생하는 Offset은 Sub-Microvolt 수준으로 매우 작고, Bias가 인가된 상태에서 수일간 동작한 이후에야 누적되어 나타나기 때문에 일반적인 Final Test로는 Screening하기 어려웠습니다.

본 사례는 장기간 사용되는 Analog Device의 신뢰성을 확보하기 위해 Aging-Aware Design Verification과 Adaptive Test Strategy를 통합하는 것이 중요함을 보여줍니다. 본 발표에서는 문제의 Diagnostic Flow, Silicon Respin 개발 기간 동안 고객에게 제공하여 검증된 Workaround, 그리고 후속 Revision에 적용된 Design Correction 과정을 단계적으로 소개합니다. 마지막으로 AI 및 HPC Test Program에서 중요성이 점차 높아지고 있는 Analog Device의 장기 잠복형(Long-Latency), Bias-Dependent Drift를 효과적으로 검출하기 위한 방안을 제안합니다. 여기에는 Pre-Silicon Verification 단계에서의 SOA Analysis, Extended-Stress Characterization Protocol, 그리고 Design Verification Team과 Production Test Engineering Team 간의 보다 긴밀한 협업이 포함됩니다.

Hailin은 ElevATE Semiconductor의 Applications Engineer로, 탄탄한 엔지니어링 기반과 기술 혁신에 대한 높은 관심을 바탕으로 반도체 테스트 분야에서 활동하고 있습니다. 그는 University of Toronto에서 학위를 취득했으며, 재학 중 Academic Research Collaboration에도 참여하였습니다. 또한 Software Development 및 Mixed-Signal Engineering 분야에서 다양한 실무 경험을 보유하고 있습니다.

Hailin은 복잡한 기술적 문제를 해결하는 동시에 학생들에게 새로운 기회를 제공하는 데에도 관심을 가지고 있으며, Semiconductor Test 기술의 발전과 차세대 전문 인력 양성에 기여하고자 노력하고 있습니다. 현재 UC Berkeley에서 석사과정을 이수 중이며, Statistical Models와 Data Science 원리를 Test Engineering에 적용하여 테스트 기술과 성능을 향상시키는 연구에 집중하고 있습니다.

Abstract

Semiconductor test today operates as a sequence of disconnected stages — EDA, wafer sort, final test, system-level test, reliability, and field — each with its own tools, its own datalog format, and its own engineering teams. The result is well understood across the industry: an SLT escape rarely traces cleanly back to a sort signature, characterization data is reconstructed by hand for every yield investigation, and the engineer's most expensive task is not running tests but stitching context together across stages.

This talk proposes a different shape for the next decade of test: a thinking test floor in which the tester becomes a deterministic execution engine, the IDE becomes optional, and a fleet of discipline-specialized AI agents — Test, Thermal, Characterization, Yield, Reliability, SLT, Application Engineering — operates above a unified analytics platform on a common Device Log that follows each die from EDA through field return.

We will outline a vendor-neutral, three-layer architecture that makes this possible:

1. An Agent Fleet the engineer steers at the level of intent rather than clicks.
2. An Agentic Control Plane that translates intent into measurement operations through domain-shaped tools and enforces hardware-safety envelopes structurally.
3. A headless execution layer with a stable contract for ingesting machine-authored, signed, version-controlled test programs.

Binding the three layers together is a Unified Device Log — a schemaed, append-only, customer-owned record keyed to each device's lifelong identity — which turns cross-stage investigation from a project into a query.

We will also examine the corresponding shift toward simulation-led test development, in which agents iterate against virtual testers and digital-twin device models long before silicon is touched, and discuss what this means for tooling, IP boundaries, customer trust, and the engineering organizations that operate the test floor.

What Attendees Will Take Away

• A concrete architectural picture of how AI agents move from "smarter autocomplete inside the IDE" to first-class operators of the test floor across every stage from EDA to SLT.
• A practical framing of the Unified Device Log as the spine that makes cross-stage investigation tractable — including schema, identity propagation, and the customer IP boundary.
• A clear distinction between an agent that has hands (action surface), knowledge (domain-shaped tools), and memory (the device log) — and why all three are required for autonomy.
• Why simulation and digital-twin-led development is the natural next step once test programs become machine-authored artifacts rather than hand-edited files.
• An honest discussion of the open problems: hardware safety on live silicon, customer-IP protection, agent guardrails, and the organizational changes that come with intent-driven testing.

Audience and Relevance

Test engineers, characterization engineers, yield and reliability leads, ATE platform architects, EDA and SLT practitioners, and engineering and executive leadership looking to catch the next stage of the semiconductor test era.

Particularly relevant for organizations facing the cost of cross-stage data fragmentation and looking for a credible path from today's IDE-centric workflows to AI-native, intent-driven test operations.

Mykola Zakharchuk is Product Owner at Advantest with ten years of experience in semiconductor test. He works at the intersection of generative AI and automated test, focusing on how large language models, agent frameworks, and open protocols such as the Model Context Protocol are reshaping the way test programs are authored, executed, and debugged.

His current work centers on the long-term vision for an agentic test platform spanning EDA through SLT, with a common analytics layer and a Unified Device Log as its spine. He speaks regularly on the future of AI in semiconductor test.

초록

오늘날 반도체 테스트는 EDA, 웨이퍼 소트, 파이널 테스트, 시스템 레벨 테스트(SLT), 신뢰성, 필드에 이르기까지 서로 단절된 단계들의 연속으로 운영되며, 각 단계는 고유의 툴과 데이터로그 포맷, 그리고 별도의 엔지니어링 팀을 가지고 있습니다.

그 결과는 업계에 잘 알려져 있습니다. SLT 단계의 불량(escape)이 소트 시그니처로 깔끔하게 추적되는 경우는 드물고, 특성화(characterization) 데이터는 수율 분석마다 수작업으로 재구성되며, 엔지니어의 가장 값비싼 업무는 테스트 실행 자체가 아니라 여러 단계에 걸친 문맥을 이어 붙이는 일입니다.

본 발표는 향후 10년의 테스트에 대해 다른 형태를 제안합니다. 테스터는 결정론적(deterministic) 실행 엔진이 되고, IDE는 선택 사항이 되며, 분야별로 특화된 AI 에이전트 집단 — 테스트, 열(Thermal), 특성화, 수율, 신뢰성, SLT, 애플리케이션 엔지니어링 — 이 통합 분석 플랫폼 위에서, EDA부터 필드 반품까지 각 다이(die)를 따라다니는 공통 디바이스 로그(Device Log)를 기반으로 동작하는 ‘사고하는 테스트 플로어(thinking test floor)’입니다.

이를 가능하게 하는 벤더 중립적(vendor-neutral) 3계층 아키텍처를 소개합니다.

1. 엔지니어가 클릭이 아니라 의도(intent) 수준에서 조종하는 에이전트 플릿(Agent Fleet).
2. 의도를 도메인에 맞춰진 툴을 통해 측정 동작으로 변환하고 하드웨어 안전 범위(safety envelope)를 구조적으로 강제하는 에이전틱 컨트롤 플레인(Agentic Control Plane).
3. 기계가 작성하고 서명·버전 관리된 테스트 프로그램을 수용하는 안정적 계약(contract)을 갖춘 헤드리스(headless) 실행 계층.

이 세 계층을 하나로 묶는 것은 통합 디바이스 로그(Unified Device Log)로, 각 디바이스의 평생 식별자에 연결된 스키마 기반의 추가 전용(append-only)·고객 소유 기록이며, 단계 간 분석을 하나의 프로젝트에서 하나의 쿼리로 바꿔 놓습니다.

또한 실제 실리콘을 다루기 훨씬 전에 에이전트가 가상 테스터와 디지털 트윈 디바이스 모델을 대상으로 반복 개발을 수행하는 시뮬레이션 주도(simulation-led) 테스트 개발로의 전환을 살펴보고, 이것이 툴링, IP 경계, 고객 신뢰, 그리고 테스트 플로어를 운영하는 엔지니어링 조직에 어떤 의미를 갖는지 논의합니다.

미콜라 자하르추크(Mykola Zakharchuk)는 Advantest의 프로덕트 오너(Product Owner)로, 반도체 테스트 분야에서 10년의 경력을 보유하고 있습니다.

그는 생성형 AI와 자동 테스트의 접점에서, 대규모 언어 모델(LLM), 에이전트 프레임워크, 그리고 Model Context Protocol과 같은 개방형 프로토콜이 테스트 프로그램의 작성·실행·디버깅 방식을 어떻게 변화시키고 있는지에 주목하며 연구하고 있습니다.

현재는 EDA부터 SLT까지 아우르는 에이전트 기반 테스트 플랫폼과, 그 중심축이 되는 공통 분석 계층 및 통합 디바이스 로그(Unified Device Log)에 대한 장기 비전에 집중하고 있습니다.

그는 반도체 테스트 분야에서 AI의 미래에 대해 정기적으로 강연하고 있습니다.

This paper presents a hardware (HW) and software (SW) approach to Power Supply Rail Multi Switching on a Device Power Supply (DPS) using multiple voltage rails. Implemented with the Whitney DPS as a demonstration platform, the system selects the most efficient voltage rail based on output demand to reduce power loss, lower heat dissipation, and improve thermal performance. The design supports both hardware-based comparator logic and software-based digital control for flexible envelope-tracking operation.

The solution uses make-before-break rail switching, eFuse protection, buffered voltage sensing, and threshold-based control to maintain continuous operation during voltage transitions. Results from both hardware and software demonstrations at 200 mA, 500 mA, and up to 1 A show stable rail handoff and reliable output regulation across changing load conditions.

These results demonstrate that the proposed Envelope-Tracking Power Supply (ETPS) is an effective solution for improving power efficiency, thermal management, and system reliability in high-voltage DPS applications.

Thomas Angelo C. Abiog is a Senior Product Applications Engineer at ElevATE Semiconductor, where he has contributed to the development and customer adoption of advanced semiconductor solutions for the past two years. He brings more than 11 years of experience in the Automated Test Equipment (ATE) industry, including an extensive tenure at Analog Devices, Inc., where he served as a Product Applications Manager.

His technical expertise spans pin electronics, device power supplies, and ATE system applications. Throughout his career, Thomas has focused on translating customer requirements and real-world application challenges into practical engineering solutions, helping guide the development of next-generation ATE technologies.

Thomas is passionate about semiconductor innovation and remains actively engaged in advancing high-performance solutions for an evolving test and measurement industry. Outside of work, he enjoys playing badminton and exploring the cultural history, traditions, and stories of the locations he visits.

본 논문에서는 다중 전압 레일(Multiple Voltage Rails)을 사용하는 Device Power Supply(DPS)에서 Power Supply Rail Multi Switching을 구현하기 위한 하드웨어(HW) 및 소프트웨어(SW) 접근 방식을 제시합니다. 본 시스템은 Whitney DPS를 데모 플랫폼으로 구현하였으며, 출력 요구 조건(Output Demand)에 따라 가장 효율적인 전압 레일을 선택함으로써 전력 손실을 줄이고, 발열을 감소시키며, 열 성능(Thermal Performance)을 향상시키도록 설계되었습니다. 또한 유연한 Envelope-Tracking 동작을 위해 하드웨어 기반 Comparator Logic과 소프트웨어 기반 Digital Control 방식을 모두 지원합니다.

본 솔루션은 전압 전환 과정에서도 연속적인 동작을 유지하기 위해 Make-Before-Break Rail Switching, eFuse Protection, Buffered Voltage Sensing, Threshold-Based Control 기술을 적용하였습니다. 하드웨어 및 소프트웨어 방식으로 각각 수행한 200 mA, 500 mA 및 최대 1 A의 데모 테스트 결과, 부하 조건이 변화하는 상황에서도 안정적인 전압 레일 전환(Rail Handoff)과 신뢰성 있는 출력 전압 제어(Output Regulation)가 가능함을 확인하였습니다.

이러한 결과는 제안된 Envelope-Tracking Power Supply(ETPS) 기술이 고전압 DPS 애플리케이션에서 전력 효율(Power Efficiency), 열 관리(Thermal Management) 및 시스템 신뢰성(System Reliability)을 향상시키는 효과적인 솔루션임을 보여줍니다.

Thomas Angelo C. Abiog는 ElevATE Semiconductor의 Senior Product Applications Engineer로, 지난 2년간 첨단 반도체 솔루션의 개발 및 고객 적용 확대에 기여해 왔습니다. 그는 Automated Test Equipment (ATE) 산업에서 11년 이상의 경력을 보유하고 있으며, Analog Devices, Inc.에서 오랜 기간 근무하며 Product Applications Manager를 역임했습니다.

Thomas의 주요 기술 전문 분야는 Pin Electronics, Device Power Supplies 및 ATE System Applications입니다. 그는 커리어 전반에 걸쳐 고객의 요구사항과 실제 애플리케이션에서 발생하는 기술적 과제를 실용적인 엔지니어링 솔루션으로 구현하는 데 주력해 왔으며, 이를 통해 차세대 ATE 기술 개발에 기여해 왔습니다.

Thomas는 반도체 기술 혁신에 깊은 관심을 가지고 있으며, 빠르게 변화하는 Test & Measurement 산업을 위한 고성능 솔루션 개발에 지속적으로 참여하고 있습니다. 업무 외에는 배드민턴을 즐기며, 방문하는 지역의 문화적 역사와 전통, 그리고 그 지역에 얽힌 이야기들을 탐구하는 것을 좋아합니다.

With the growth of AI and HPC applications, the use of HBM, chiplets, and other multi-die packages is increasing. As more dies are integrated into a single package, it becomes more important to verify the quality of each die before assembly. A defective die can result in the loss of other good dies and packaging components within the same package, increasing the importance of Known Good Die (KGD).

In addition to conventional wafer-level testing, testing individual dies after singulation provides an additional screening step before package assembly. Dies may experience different mechanical and thermal conditions during dicing and singulation, and die-level testing can help reduce the risk of defective dies being used in the final package.

SEMICS has developed a Single Die Prober for electrical testing of singulated dies. The system is designed to provide stable die handling and accurate probing under various die and test conditions. Key development areas include die handling stability, probing accuracy, support for different die sizes and warpage conditions, and thermal management for effective heat removal from the die during electrical testing.

This paper introduces the need for die-level testing and presents the system configuration and key development features of the SEMICS Single Die Prober.

Sangyeong Han is a Mechanical Engineering Team Leader at SEMICS, working on the design and development of semiconductor probing systems. His work focuses on mechanical system design, precision motion and alignment, and probing mechanisms for wafer- and die-level testing. He has been involved in the development of various probing platforms, including wafer probers and die probers.

AI 및 HPC 시장의 성장과 함께 HBM, Chiplet 등 여러 Die를 하나의 Package에 집적하는 구조가 증가하고 있다. Package에 사용되는 Die 수가 증가하면서 조립 전 개별 Die의 품질을 확인하는 것이 더욱 중요해지고 있다. 특히 하나의 불량 Die로 인해 함께 조립된 다른 Good Die와 Packaging Component까지 손실될 수 있기 때문에 KGD(Known Good Die) 확보의 중요성이 높아지고 있다.

기존 Wafer Level Test와 더불어 Singulation 이후 개별 Die를 Test하는 것은 Package Assembly 이전에 추가적인 Screening을 수행할 수 있는 방법이다. Dicing 및 Singulation 과정에서 Die는 Wafer 상태와 다른 기계적·열적 조건에 놓일 수 있으며, Die-level Test를 통해 불량 Die가 최종 Package에 사용되는 Risk를 줄일 수 있다.

SEMICS는 Singulated Die의 Electrical Test를 위한 Single Die Prober를 개발하였다. 본 장비는 다양한 Die 및 Test 조건에서 안정적인 Die Handling과 정밀한 Probing이 가능하도록 설계하였다. 주요 개발 항목으로는 Die Handling 안정성, Probing Accuracy, 다양한 Die Size 및 Warpage 대응, 그리고 Electrical Test 중 Die에서 발생하는 열을 효과적으로 제거하기 위한 Thermal Management를 고려하였다.

본 발표에서는 Die-level Test가 필요한 배경과 함께, SEMICS에서 개발한 Single Die Prober의 System Configuration 및 주요 개발 내용을 소개한다.

한상영은 SEMICS에서 Probing System의 기구 설계 및 개발을 담당하고 있는 기구설계팀장이다. Wafer 및 Die-level Test 장비의 기구 시스템 설계, 정밀 구동 및 Alignment, Probing Mechanism 개발을 주요 업무로 하고 있으며, Wafer Prober와 Die Prober를 포함한 다양한 Probing Platform 개발에 참여하고 있다.