Suwon, South Korea - November 18, 2025
141-36 Botong-ri, Jeongnam-myeon, Hwaseong-si,
Gyeonggi-do, South Korea
TestConX, over the course of its twenty-six-year history, has established itself as the preeminent event for test consumables, test cell integration, and test operations. The program scope includes packaged semiconductor “final” test, burn-in, system level test, and beyond to encompass all practical aspects of electronics testing such as validation, advanced packaging testing, module test, and finished product test.
Please join us for our 3rd annual TestConX Korea! Don’t miss this opportunity to be part of TestConX as we connect a larger community of test professionals and to participate in this excellent event!
Tuesday November 18, 2025
9:00
9:45
“모델링–실험 통합 기반 NkW급 열관리 시스템 최적화 연구”
Abstract - Biography (English)
Abstract
In this study, we present an integrated approach to the design and optimization of a thermal management system capable of dissipating NkW-level heat in high-power applications.
The methodology combines physics-based thermal modeling with experimental validation to enable accurate, quantitative prediction of system performance.
Biography
Joseph Moon
Thermal Management System Engineer, Semics
2017: Bachelor’s degree, SeoulTech
2016: Joined Semics as a Mechanical Engineer
2016–2018: Worked on mechanical design of probers
2018–Present: In charge of Thermal Management System Development
초록 - 전기 (Korean)
요약
본 연구에서는 고출력 응용 분야에서 발생하는 NkW급 열부하를 효과적으로 해소할 수 있는 열관리 시스템의 설계 및 최적화 방법을 제안한다.
제안된 접근법은 물리 기반 열모델링과 실험적 검증을 통합하여, 시스템 성능을 정량적으로 예측하고 최적화할 수 있는 정밀한 설계 프로세스를 구현하였다. 이를 통해 설계 초기 단계에서부터 실제 운용 조건에 이르는 전 과정에서의 성능 예측 정확도를 향상시키고, 실험 데이터를 기반으로 모델을 보정함으로써 신뢰성 높은 열관리 솔루션을 제시한다.
개인소개
문주형
발열 관리 시스템 엔지니어, Semics
2017: 서울과학기술대학교(SeoulTech) 학사 졸업
2016: Semics 입사 (기계 엔지니어)
2016–2018: 프로버 기계 설계 업무 수행
2018–현재: 발열 관리 시스템 개발 담당
“GitHub 버전 관리를 통한 테스트 프로그램 관리 생산성 향상”
Abstract - Biography (English)
Abstract
Managing Automated Test Equipment (ATE) test programs using traditional methods like shared drives created significant challenges for our team. It was often difficult to track changes across multiple files and versions, leading to confusion and potential errors. Coordinating parallel development tasks was complicated, especially when working with distributed teams and external vendors responsible for creating and debugging test programs. These issues frequently caused communication breakdowns, inefficient workflows, prolonged debugging cycles, and delayed product releases.
To tackle these challenges, we transitioned our version control process to GitHub, adopting a structured workflow with branches and tagged releases. GitHub, widely recognized and commonly used in software development, gave us a transparent and straightforward approach to organizing and managing test program versions. We developed consistent branching strategies aligned with our development phases and regularly used tags to indicate stable releases and important milestones. This allowed us to manage multiple concurrent test code versions effectively.
By streamlining our communication through clearly documented commits and leveraging GitHub’s collaborative tools, we reduced the need for frequent coordination meetings with external vendors. This significantly enhanced our efficiency, resulting in development timelines improving by up to 40%.
Since moving to GitHub, we’ve experienced notable productivity improvements. It has become significantly easier to handle multiple projects simultaneously and maintain accurate and detailed records of changes. Debugging and validation processes have become faster due to enhanced visibility into code changes, allowing us to quickly pinpoint and resolve issues. Our release processes have also become more reliable, with preparation times reduced from several days to just a few hours.
One of the greatest advantages has been the improvement in collaboration, both within our internal engineering teams and with external vendor partners. Everyone now benefits from clear visibility into ongoing development activities and quick access to the latest test program versions. This improved communication helps us rapidly adapt to design modifications, customer feedback, and changing testing requirements, which is critical in today’s dynamic semiconductor environment. Additionally, using GitHub as our collaboration platform enabled seamless, around-the-clock development in partnership with international teams. By exchanging and updating ASCII files directly on GitHub, we eliminated delays from downloading or transferring files, significantly speeding up our joint workflow.
Overall, integrating GitHub into our ATE test program management has greatly improved our workflow efficiency, strengthened collaboration, enhanced traceability, and significantly boosted productivity. This strategic shift has streamlined our current operations and better positioned us to support future advancements in semiconductor test engineering.
Biography
Anastasiia Makhniaieva
Software Engineer, Elevate Semiconductor
Anastasiia Makhniaieva is a Software Engineer at Elevate Semiconductor, where she develops internal and customer-facing tools using C#/.NET to support device evaluation, automation, and test workflows. Her work includes building GUIs and frameworks adopted company-wide and by external clients, streamlining engineering processes and improving productivity. She also serves as Jira administrator, optimizing workflows and dashboards to enhance cross-team collaboration. Anastasiia earned her B.S. in Computer Engineering from the University of California, San Diego, and has experience spanning test automation, firmware debugging, UX design, and machine learning. She is an advocate for diversity in engineering, serving as a founding leader of Elevate’s “Women at Work” ERG and an active volunteer with the Society of Women Engineers.
초록 - 전기 (Korean)
요약
전통적인 방식인 공유 드라이브를 이용해 ATE(자동화 시험 장비) 테스트 프로그램을 관리하는 것은 우리 팀에 큰 어려움을 안겨주었습니다. 여러 파일과 버전에서 발생하는 변경 사항을 추적하기가 쉽지 않아 혼란과 오류 가능성이 늘 존재했습니다. 특히 분산된 팀과 외부 업체가 테스트 프로그램을 개발하고 디버깅하는 경우, 모든 협업 개발 작업을 조율하는 일은 더욱 복잡했습니다. 이러한 문제는 종종 의사소통의 어려움, 비효율적인 업무, 긴 디버깅 시간, 그리고 제품 출시의 지연으로 이어졌습니다.
이러한 난관을 해결하기 위해, 우리는 버전 관리 프로세스에 GitHub를 적용하여, Branch와 Tagged release를 활용한 체계적인 작업진행을 도입했습니다. GitHub는 소프트웨어 개발 분야에서 널리 알려져 있고 많이 사용되는 도구로, 테스트 프로그램 버전을 체계적이고 투명하게 관리할 수 있는 방법을 제공합니다. 우리는 개발 단계에 맞춘 일관된 Branch 전략을 수립하고, 안정된 Release와 중요 milestone를 표시하기 위해 Tag를 적극적으로 활용했습니다. 이를 통해 여러 버전의 테스트 코드를 동시에 효율적으로 관리할 수 있게 되었습니다.
명확하게 문서화된 Commit과 GitHub의 협업 도구를 활용해 의사 소통을 간소화하여 외부 업체와의 회의를 줄일 수 있었고, 이로 인해 업무 효율성이 크게 향상되었으며 개발 일정이 최대 40%까지 단축되었습니다.
GitHub로 전환한 이후, 우리는 눈에 띄는 생산성 향상을 경험했습니다. 여러 프로젝트를 동시에 처리하면서도 변경 사항을 정확하고 상세하게 기록하는 것이 훨씬 쉬워졌습니다. 코드 변경 내역을 명확히 확인할 수 있어 디버깅과 검증 속도가 빨라졌고, 문제를 신속하게 파악하고 해결할 수 있었습니다. 또한 제품 출시 준비 기간이 며칠에서 단 몇 시간으로 줄어드는 등 출시 과정의 신뢰성도 향상되었습니다.
가장 큰 장점 중 하나는 내부 엔지니어링 팀뿐만 아니라 외부 업체와의 협업이 크게 개선된 점입니다. 연관된 모든 참여자가 진행 중인 개발을 정확히 파악하고 최신 테스트 프로그램 버전에 빠르게 접근할 수 있게 되었습니다. 이러한 개선된 의사소통으로, 설계 변경, 고객 의견, 테스트 사항 변경 등에 신속하게 대응할 수 있었고, 이는 변화가 빠른 반도체 산업 환경에서 매우 중요한 경쟁력이 되었습니다. 또한 GitHub를 협업 플랫폼으로 활용함으로써 국제 팀과의 24시간 중단 없이 개발이 가능해졌습니다. ASCII 파일을 GitHub에서 직접 교환·업데이트함으로써 파일 다운로드나 전송에 따른 지연을 없애 공동 작업 속도를 크게 높일 수 있었습니다.
결론적으로, GitHub를 ATE 테스트 프로그램 관리에 통합한 것은 개발 업무 효율성을 크게 높이고, 협업을 강화하며, 변경점 추적을 향상시키고, 생산성을 크게 끌어올렸습니다. 이러한 전략적 변화는 현재의 운영을 간소화했을 뿐만 아니라 앞으로의 반도체 테스트 엔지니어링의 발전을 지원할 수 있는 기반을 마련해 주었습니다.
개인소개
Anastasiia Makhniaieva
소프트웨어 엔지니어, Elevate Semiconductor
Anastasiia Makhniaieva는 Elevate Semiconductor의 소프트웨어 엔지니어로, C#/.NET을 사용하여 디바이스 평가, 자동화, 테스트 업무진행을 지원하는 사내 및 고객용 도구를 개발하고 있습니다. 주요 업무는 회사 전체와 외부 고객이 사용하는 GUI 및 프레임워크 구축이 포함되며, 이를 통해 엔지니어링 프로세스를 간소화하고 생산성을 향상시키는 일을 하고 있습니다. 또한 Jira 관리자 역할을 맡아 업무진행과 Dashboard를 최적화하여 팀 간 협업을 강화하고 있습니다.
Anastasiia는 캘리포니아 대학 샌디에이고 캠퍼스(UC San Diego)에서 컴퓨터공학 학사 학위를 취득했으며, 테스트 자동화, 펌웨어 디버깅, UX 디자인, 머신러닝 등 다양한 분야의 경험을 보유하고 있습니다. 그녀는 엔지니어링 분야의 다양성 증진에도 힘쓰고 있으며, Elevate의 ‘Women at Work’ 임직원 리소스 그룹(ERG) 창립 멤버이자 리더로 활동하고, Women Engineers 협회(Society of Women Engineers)에서 적극적으로 봉사하고 있습니다.
10:15
Break & Networking
Enjoy time to meet with the presenters and network while refreshments are served.10:45
“첨단 패키징을 통한 반도체 미래의 방향과 혁신”
Abstract (English)
The semiconductor industry is entering an era where traditional transistor scaling alone can no longer meet the demands for higher performance, lower power consumption, and increased functionality.
Advanced packaging technologies are emerging as critical enablers to extend system performance and integration beyond the limits of Moore’s Law.
This keynote will provide a comprehensive overview of current and future trends in advanced packaging, highlighting innovations that are reshaping the landscape of high-performance computing, AI accelerators, mobile devices, and heterogeneous integration. Topics will include the evolution of 2.5D/3D integration, chiplet architectures, and heterogeneous system-in-package solutions; advancements in interposer technologies such as silicon, glass, and organic substrates; fine-pitch interconnect innovations including hybrid bonding and advanced RDL; and emerging thermal management solutions for high-power packages.
Attendees will gain insights into the technology roadmap, key research directions, and collaborative opportunities bridging academia and industry to meet the demands of the AI and data-driven era.
초록 (Korean)
The semiconductor industry is entering an era where traditional transistor scaling alone can no longer meet the demands for higher performance, lower power consumption, and increased functionality.
Advanced packaging technologies are emerging as critical enablers to extend system performance and integration beyond the limits of Moore’s Law.
This keynote will provide a comprehensive overview of current and future trends in advanced packaging, highlighting innovations that are reshaping the landscape of high-performance computing, AI accelerators, mobile devices, and heterogeneous integration. Topics will include the evolution of 2.5D/3D integration, chiplet architectures, and heterogeneous system-in-package solutions; advancements in interposer technologies such as silicon, glass, and organic substrates; fine-pitch interconnect innovations including hybrid bonding and advanced RDL; and emerging thermal management solutions for high-power packages.
Attendees will gain insights into the technology roadmap, key research directions, and collaborative opportunities bridging academia and industry to meet the demands of the AI and data-driven era.
Professor Hak-Sung Kim is an internationally recognized expert in advanced semiconductor packaging and reliability engineering. As a professor at Hanyang University, he has published over 200 journal papers, holds 227 patents, and has led major academia–industry collaborations generating significant research funding and technology transfers. His pioneering contributions include eco-friendly high-density interconnects, terahertz-based nondestructive inspection, and innovative packaging processes enhancing 3D/heterogeneous integration. Currently serving as Associate Editor of Microelectronics Reliability, he continues to drive advances in sustainable and reliable semiconductor packaging technologies bridging academic research with industrial applications.
“시장변화속에서 길을 찾다: AI 시대, 번인 테스트와 소켓 전망”
Abstract (English)
The explosive growth of artificial intelligence is creating new challenges and market imbalances within the semiconductor industry. At the same time, governments are intervening through subsidies, tariffs, and other protectionist policies. The result of these powerful drivers will be a redefinition of global competition across the supply chain. This presentation examines how these forces are driving today’s market transformation and their implications for suppliers and buyers of test and burn-in sockets, highlighting both the risks and opportunities that lie ahead.
초록 (Korean)
AI의 눈부신 성장은 반도체 산업에 새로운 과제와 시장 불균형을 초래하고 있습니다.
동시에 각국 정부는 보조금, 관세 또는 기타 보호무역 정책을 통해 시장에 개입하고 있습니다.
이러한 요인들은 전 세계 공급망 경쟁 구도를 근본적으로 재정의할 것입니다.
이번 발표에서는 이러한 요인들이 오늘날 시장 변화를 어떻게 이끌고 있는지, 그리고 테스트 및 번인 소켓 공급업체와 구매자들이 직면할 위험과 기회를 조명합니다.
12:15
Lunch and EXPO
Enjoy the delicious hot buffet lunch and networking time. Then take the time to explore the TestConX EXPO. There will be many great exhibits to connect electronic test professionals to solutions. You will be certain to see something new or meet someone new. As attendees to TestConX know, there is always excellent food, drinks, and time for attendees to network with exhibitors! TestConX EXPO will open at 12:15 and will remain open throughout the afternoon until 18:00
13:15
“ CoWoS 및 CoPoS등 진보된 이종간 통합 패키지의 AI-HPC에 대한 테스트 insertion 및 테스트 과제.”
Abstract (English)
Abstract
As AI-HPC (High Performance Computing) solutions continue to evolve from single compute devices (GPUs or Switches) into advanced heterogeneous integrated packages with multiple chiplets (e.g., HBMs, GPUs and Switches with UCIe interfaces, Silicon Photonics ICs, etc.) in a silicon wafer or panel interposer (aka CoW: chip-on-wafer; CoP: chip-on-panel), and then on to the final package substrate (CoWoS: chip-on-wafer-on-substrate), the test complexity is increasing significantly, as well as the number of possible test insertions.
This presentation provides an overview of this trend and related new test challenges which also require new test strategies that will guarantee both known-good-die and known-good-CoW to optimize the overall cost of test, while maximizing the final test insertion yield and quality of the finished CoWoS device.
초록 (Korean)
요약
AI-HPC(고성능 컴퓨팅) 솔루션이 단일 컴퓨팅 장치(GPU 또는 스위치)에서 실리콘 웨이퍼 또는 panel interposer(일명 CoW: Chip-on-Wafer; CoP: Chip-on-Panel)에 여러 Chiplet(예: UCIe 인터페이스가 있는 HBM, GPU 및 스위치, Silicon Photonics IC 등)이 포함된 진보된 이기종 통합 패키지로, 그리고 최종 패키지 기판(CoWoS: Chip-on-Wafer-on-Substrate)으로 진화함에 따라 테스트 복잡성이 크게 증가하고 있으며, 가능한 테스트 insertion 수도 증가하고 있습니다.
이 프레젠테이션에서는 이러한 추세와 관련된 새로운 테스트 과제에 대한 개요를 제공하며, 또한 테스트의 전반적인 비용을 최적화하면서 최종 테스트 insertion 수율과 완성된 CoWoS 장치의 품질을 극대화하기 위해 알려진 양호한 Die와 알려진 양호한 CoW를 모두 보장하는 새로운 테스트 전략이 필요합니다.
Dr. Jeorge S. Hurtarte is currently Senior Director and Principal Marketing Strategist in the Semiconductor Compute Test Division at Teradyne. Jeorge has held various technical, management and executive positions at Teradyne, Lam Research, LitePoint, TranSwitch, and Rockwell Semiconductors. Jeorge is in the Advisory Board of SEMI of North America and serves as co-chair of the IEEE Heterogeneous Integration Roadmap (HIR) Test Chapter. Jeorge holds a PhD in Electrical Engineering, and three master’s degrees (MBA, Computer Science, and Telecommunications). He is also visiting professor at the University of California, Santa Cruz and at the University of Phoenix. He is co-author of the book Understanding Fabless IC Technology.
가젯서울 미디어의 장지훈 대표는 한국외국어대학교를 졸업한 후 한화그룹 공채로 커리어를 시작했다. 전략/기획팀에서 근무하며 IT 분야의 머천다이저로 브랜드와 상품을 전개하였다. 이후 경제지 이코노미 조선의 IT전문 칼럼니스트로 업계의 시황과 선행기술들에 대한 깊이 있는 인사이트를 공유해왔다. 현재는 유튜브 채널 가젯서울을 통해 상품과 브랜드, 기술과 시황을 균형감있게 조망하는 영상 칼럼을 제공하고 있다.
Jihoon Jang, the CEO of Gadgetseoul Media, developed and narrates the highly informative and popular Gadgetseoul YouTube channel focused on semiconductors and technology. Prior to which he was an Information Technology columnist for Economy Chosun. He started his career at Hanwha group as an IT/Tech Merchandiser, managing and promoting many brands and products on the Strategy/Planning team after completing his studies at Hankuk University of Foreign Studies.
15:15
Abstract - Biography (English)
Abstract
This presentation introduces a new elastomer socket with ground-signal-ground (GSG) configuration. An elastomer socket consists of metal powders. Hence, the elastomer sockets provide higher bandwidth compared to pogo sockets. The conventional structure in the elastomer socket is a matrix array. In that case, the distance between columns affects the signal quality at the receiver side. Therefore, the above limitations cause a new type of elastomer socket in terms of signal integrity. The GS configuration is limited to provide a wider bandwidth due to the induced electric and magnetic fields. The introduced coaxial elastomer socket has a signal column inside and a ground cylinder outside to establish the coaxial structure. As a verification, the introduced coaxial elastomer socket shows better electrical performance in simulation and measurement.
Biography
Junyong Park
Assistant Professor, Kyung Hee University
Junyong Park received the B.S. degree from Sungkyunkwan University in 2014, and the Ph.D. degree from the Korea Advanced Institute of Science and Technology (KAIST) in 2019. He was with the DRAM design team at SK Hynix from 2019 to 2023, and joined the Missouri University of Science and Technology from 2023 to 2024. He was with Dankook University by 2025, and he is currently with Kyung Hee University as an assistant professor. His current research interests include statistical signal/power integrity for high-speed systems, next-generation packaging, and input/output buffer information specification with an algorithmic modeling interface.
초록 - 전기 (Korean)
요약
본 연구는 고대역폭·고집적 패키지 테스트를 위한 동축 엘라스토머 소켓을 제안하는 연구입니다. 데이터 전송 속도가 빨라짐에 따라서 기존에 사용하던 포고타입 소켓은 기생 인덕턴스 값이 커서 신호 전달에 한계를 보였습니다. 이러한 신호 전송 한계를 극복하고자 금속 파우더로 이루어진 엘라스토머 타입의 패키지 소켓이 제안되었습니다. 전송선 이론에 따르면 동축 구조를 이용하여 신호 전달 특성을 개선할 수 있다는 것이 널리 알려져 있기 때문에 본 연구에서는 엘라스토머 타입 테스트 소켓에 동축 구조를 적용하여 기존 엘라스토머 소켓의 신호 전달 특성을 개선 시키는 것을 제안하고 증명합니다.
개인소개
박운용
조교수, 경희대학교
본 연구자는 2014년 성균관대학교에서 학사 학위를, 2019년 한국과학기술원(KAIST)에서 박사 학위를 받았다. 2019년부터 2023년까지 SK하이닉스 DRAM 설계팀에서 근무했으며, 2023년부터 2024년까지 미국 미주리 과학기술대학교(Missouri University of Science and Technology)에 재직했다. 2024년부터 2025년까지 단국대학교에서 근무했으며, 2025년 9월부로 경희대학교에서 조교수로 재직 중이다. 그의 주요 연구 분야는 고속 시스템의 통계적 신호·전력 무결성, 차세대 패키징, 알고리즘 모델링 인터페이스를 이용한 입출력 버퍼 정보 사양(IBIS) 등을 포함한다.
Posters & Networking
Enjoy time to meet with the presenters and network while refreshments are served.“CPU와 DRAM간 Rank Margin Tool (RMT) 데이터에 대한 기계학습 기반 분석”
Abstract - Biography (English)
Abstract
The Rank Margin Test (RMT) has been used to optimize the channels and Rx/Tx circuits between the Central Processing Unit (CPU) and Dynamic Random-Access Memory (DRAM). The RMT process is an unknown process; machine learning (ML) is applied to analyze the RMT data. Neural networks (NN) and their hyperparameters are optimized in this work to improve trainability.
Biography
Junyong Park received the B.S. degree from Sungkyunkwan University in 2014, and the Ph.D. degree from the Korea Advanced Institute of Science and Technology (KAIST) in 2019. He was with the DRAM design team at SK Hynix from 2019 to 2023, and joined the Missouri University of Science and Technology from 2023 to 2024. He was with Dankook University by 2025, and he is currently with Kyung Hee University as an assistant professor. His current research interests include statistical signal/power integrity for high-speed systems, next-generation packaging, and input/output buffer information specification with an algorithmic modeling interface.
초록 - 전기 (Korean)
초록
Rank Margin Tool (RMT)는 중앙처리장치(CPU)와 DRAM간 송/수신 회로 및 이들을 연결하는 고속 채널을 최적화하기 위해서 사용되고 있다. RMT 데이터는 분석이 힘들기 때문에, 기계 학습을 이용하여 RMT 데이터를 분석한다. 얼마나 학습이 잘 되는가(trainability)를 통해 인공신경망과 그의 하이퍼 파라미터들이 최적화된다.
약력
본 연구자는 2014년 성균관대학교에서 학사 학위를, 2019년 한국과학기술원(KAIST)에서 박사 학위를 받았다. 2019년부터 2023년까지 SK하이닉스 DRAM 설계팀에서 근무했으며, 2023년부터 2024년까지 미국 미주리 과학기술대학교(Missouri University of Science and Technology)에 재직했다. 2024년부터 2025년까지 단국대학교에서 근무했으며, 2025년 9월부로 경희대학교에서 조교수로 재직 중이다. 그의 주요 연구 분야는 고속 시스템의 통계적 신호·전력 무결성, 차세대 패키징, 알고리즘 모델링 인터페이스를 이용한 입출력 버퍼 정보 사양(IBIS) 등을 포함한다.
“자동차용 고전압 DUT 전원 공급 IC testing”
Abstract (English)
Abstract
The automotive industry's rapid evolution toward electrification and advanced driver assistance systems (ADAS) has dramatically increased demands for semiconductor components capable of withstanding extreme operating conditions while maintaining uncompromising reliability. This poster introduces Whitney, Elevate Semiconductor's innovative two-channel high voltage parametric measurement unit (PMU) System-on-a-Chip, designed specifically to address the rigorous testing requirements of high reliability automotive integrated circuits operating at voltages approaching up to 100V.
Modern electric vehicles incorporate power management systems operating at increasingly higher voltages, with 48V systems becoming standard and full EV powertrains utilizing voltages of 400-800V. This evolution necessitates test equipment capable of characterizing device performance across expanded voltage ranges while maintaining precise measurement accuracy. Whitney delivers this capability through its unique stackable architecture, achieving test voltages suitable for next-generation automotive applications while preserving 0.05% measurement accuracy.
Elevate Semiconductor's solution implements a floating DUT configuration where two Whitney ICs can be stacked, with each channel operating in Master Mode to regulate either positive or negative voltages relative to adjacent channels. This configuration enables comprehensive four-quadrant testing critical for automotive qualification procedures. The comprehensive integration of six 16-bit DACs per channel enables Whitney to simultaneously force voltage on one channel, force current while doing measure voltage or measure current, and perform window compare measurements—all essential functions for characterizing automotive-grade semiconductors. With SPI interface speeds up to 50MHz, the Whitney significantly reduces test time without compromising measurement integrity, addressing a critical challenge in high-volume automotive semiconductor production.
This poster will demonstrate how Elevate Semiconductor's Whitney platform enables automotive IC manufacturers to perform rigorous qualification testing of high voltage components while maintaining the throughput necessary for competitive manufacturing environments. We will present measurement data demonstrating how stacked Whitney configurations maintain measurement fidelity across extended voltage ranges, with particular emphasis for Automotive Semiconductor IC grade testing.
The culmination of these capabilities positions Whitney as an essential tool for qualifying the next generation of high reliability automotive semiconductors, ensuring they meet the exacting standards necessary for safe operation throughout their service lifetime in demanding automotive environments. As vehicle architecture continues evolving toward higher voltage platforms, Elevate Semiconductor's solution provides manufacturers with the testing infrastructure necessary to validate component reliability while accelerating time-to-market for critical automotive systems.
초록 (Korean)
자동차 산업의 전기화 및 첨단 운전자 보조 시스템(ADAS)으로의 급속한 진화는 극한의 작동 조건을 견디면서도 타협 없는 신뢰성을 유지할 수 있는 반도체 부품에 대한 수요를 급격히 증가시켰습니다. 이 포스터는 최대 100V에 달하는 전압에서 작동하는 고신뢰성 자동차용 집적 회로의 까다로운 테스트 요구 사항을 해결하기 위해 특별히 설계된, Elevate Semiconductor의 혁신적인 2채널 고전압 파라메트릭 측정 장치(PMU) 시스템 온 칩인 Whitney를 소개합니다.
현대 전기차는 점점 더 높은 전압에서 작동하는 전력 관리 시스템을 탑재하고 있으며, 48V 시스템이 표준이 되고 완전 전기차 파워트레인은 400~800V의 전압을 활용합니다. 이러한 진화는 확장된 전압 범위에서 장치 성능을 특성화 하면서도 정밀한 측정 정확도를 유지할 수 있는 테스트 장비를 필요로 합니다. 휘트니는 독특한 스택형 아키텍처를 통해 이 기능을 제공하며, 차세대 자동차 애플리케이션에 적합한 테스트 전압을 달성하면서도 0.05%의 측정 정확도를 유지합니다.
Elevate Semiconductor의 솔루션은 두 개의 Whitney IC를 스택 할 수 있는 플로팅 DUT 구성을 구현하며, 각 채널은 마스터 모드에서 작동하여 인접 채널에 대해 양극 또는 음극 전압을 조절합니다. 이 구성은 자동차 인증 절차에 필수적인 포괄적인 4사분면 테스트를 가능하게 합니다. 채널당 6개의 16비트 DAC를 포괄적으로 통합함으로써 휘트니는 한 채널에 전압을 강제 적용하는 동시에 전류를 강제 적용하면서 전압을 측정하거나 전류를 측정하는 기능, 그리고 윈도우 비교 측정을 수행할 수 있습니다. 이는 모두 자동차 등급 반도체 특성 분석에 필수적인 기능들입니다. 최대 50MHz의 SPI 인터페이스 속도를 지원하는 휘트니는 측정 무결성을 저해하지 않으면서 테스트 시간을 크게 단축하여 대량 생산 환경에서 자동차 반도체 제조의 핵심 과제를 해결합니다.
본 포스터는 엘리베이트 세미컨덕터의 휘트니 플랫폼이 자동차 IC 제조사가 경쟁적인 제조 환경에 필요한 처리량을 유지하면서 고전압 부품에 대한 엄격한 인증 테스트를 수행할 수 있도록 지원하는 방식을 보여줍니다. 특히 자동차 반도체 IC 등급 테스트에 중점을 두고, 스택형 휘트니 구성이 확장된 전압 범위 전반에 걸쳐 측정 정확도를 유지하는 방식을 입증하는 측정 데이터를 제시할 예정입니다.
이러한 역량의 집약체로서 휘트니는 차세대 고신뢰성 자동차 반도체의 인증을 위한 필수 도구로 자리매김하며, 까다로운 자동차 환경에서 서비스 수명 전반에 걸쳐 안전한 작동을 위해 필요한 엄격한 기준을 충족하도록 보장합니다. 차량 아키텍처가 고전압 플랫폼으로 계속 진화함에 따라, 엘리베이트 세미컨덕터의 솔루션은 제조업체에게 부품 신뢰성을 검증하는 동시에 핵심 자동차 시스템의 시장 출시 기간을 단축하는 데 필요한 테스트 인프라를 제공합니다.
“0.2 mm 피치 및 그 이상의 환경을 위한 확장 가능한 MEMS 스프링 핀 플랫폼”
Abstract (English)
With the continued scaling of semiconductor packaging, ensuring reliable electrical contact in fine-pitch test environments has become a critical challenge. Conventional solutions such as pogo pins and wire-based probes reveal fundamental limitations when approaching the 0.2 mm pitch node, including constraints in spring miniaturization, reduced contact stability, and restrictions in manufacturing and assembly processes. In this work, we present a novel MEMS-based spring pin technology developed to overcome these barriers for 0.2 pitch package testing. By employing a differentiated high-aspect-ratio MEMS fabrication process, ultra-fine spring structures under 1 mm in length have been realized. The developed pins demonstrate current handling capability above 1 A, stable contact resistance below 0.2 Ω, low actuation force, and robust performance suitable for high-frequency and high-reliability evaluations. This poster will introduce the structural features and initial electrical/mechanical test results, and discuss the potential contributions of this technology to next-generation fine-pitch test applications.
초록 (Korean)
반도체 패키징의 미세화가 지속됨에 따라, 파인 피치 테스트 환경에서 신뢰성 높은 전기적 접속을 구현하는 것은 중요한 과제로 부상하고 있다. 기존의 포고 핀(pogo pin) 및 와이어 기반 프로브는 0.2 mm 피치 노드에 접근할수록 스프링 구조의 최소화 한계, 접촉 안정성 저하, 제조 및 조립 공정상의 제약 등 근본적인 한계를 드러낸다. 본 발표에서는 이러한 장벽을 극복하기 위해 0.2피치 패키지 테스트용으로 개발된 새로운 MEMS 기반 스프링 핀 기술을 제안한다. 차별화된 High aspect ratui MEMS 공정을 적용하여, 길이 1 mm 이하의 초미세 스프링 구조를 구현하였다. 개발된 핀은 1 A 이상의 전류 구동 능력, 0.2 Ω 이하의 안정적인 접촉 저항, 낮은 작동 하중, 그리고 고주파·고신뢰성 평가에 적합한 우수한 성능을 보여주었다. 본 포스터에서는 구조적 특징과 초기 전기·기계적 평가 결과를 소개하고, 차세대 파인 피치 테스트 응용에서 본 기술이 가질 잠재적 기여를 논의하고자 한다.
16:00
“VC-COOL : 차세대 반도체 테스트를 위한 고성능 액체 냉각 솔루션”
Abstract - Biography (English)
High performance semiconductors generate significant thermal loads during testing, making it impossible to maintain proper thermal control with traditional air cooling methods.
Furthermore, immersion cooling approaches are impractical for test equipment; they are difficult to integrate and require complex maintenance, resulting in reduced test efficiency.
VC-COOL addresses these challenges with a hybrid solution that combines a vapor chamber with an ultra-compact liquid cooling head.
This design enables stable and uniform thermal management directly in the test environment, thereby enhancing both the reliability and efficiency of high-power semiconductor validation.
Ho-Boum Rhim
General Manager, Inspiraz Korea
Ho-Boum Rhim is the General Manager of Inspiraz Korea, specializing in providing Thermal Interface Materials (TIM) and other advanced thermal management solutions, as well as semiconductor solutions.
초록 (Korean)
고성능 반도체는 테스트 과정에서 급격한 발열을 일으켜 기존 공랭식 방식으로는 효과적인 제어가 불가능합니다.
그리고, 액침냉각과 같은 방법은 테스트 장비에 직접 적용하기 어렵고 유지보수 또한 복잡하여 테스트 효율성을 크게 저하시킵니다.
VC-COOL은 이러한 문제를 해결하기 위해 베이퍼 챔버와 초소형 액체 냉각 헤드를 결합한 하이브리드 솔루션으로 개발되었습니다.
이를 통해 테스트 환경에서도 안정적이고 균일한 열 제어가 가능해져 고성능 반도체 검증의 신뢰성과 효율성을 동시에 확보할 수 있습니다.
“RMA 조사에서 근본 원인을 신속히 규명하기 위한 효과적인 테스트 범위 설정”
Abstract - Biography (English)
Abstract
Return Material Authorization (RMA) investigations are essential for semiconductor quality assurance, enabling functional failures to be traced back to their root causes. In this study, we examine an RMA case in which a production device exhibited a complete loss of critical timing measurements after an unspecified period in service. Automated Test Equipment (ATE) and bench tests revealed that one channel failed to meet multiple timing specifications, while the other channel remained within acceptable limits which highlighted a clear functional divergence.
To isolate the anomaly, register-level readback tests were added to the test program. These tests consistently showed deviations in specific comparator configuration registers on the failing channel, confirming a localized functional fault. Guided by these electrical test results, a structured failure analysis protocol was initiated. The device was decapsulated and subjected to high-magnification optical inspection, which identified a process-related defect: metal-to-metal shorting across parallel interconnect lines within the comparator block.
Focused Ion Beam (FIB) cross-sectioning and Scanning Electron Microscopy (SEM) further characterized the defect, revealing a foreign particle lodged beneath the passivation layer at an interconnect level. Energy Dispersive X-ray Spectroscopy (EDS) analysis determined the particle composition to be tungsten, thereby confirming its role in creating an unintended conductive path that led to register read/write failures.
This case study underscores the importance of defining precise test limits and incorporating comprehensive functional coverage. Tests that span both channel-level performance metrics and register-level checks can help efficiently formulate and validate root-cause hypotheses. By establishing dynamic specification boundaries and augmenting ATE programs with targeted register tests, latent fabrication defects can be detected early, streamlining physical failure analysis (PFA) efforts.
Implementing this integrated approach not only reduces RMA turnaround time and associated costs but also feeds back into production test development, enhancing screening effectiveness to prevent future escapes. We conclude with recommendations for optimizing test programs such as adaptive limit setting, expanded register functional coverage, and closer collaboration between test engineering and failure analysis teams to bolster overall product reliability and accelerate root-cause resolution in high-volume semiconductor manufacturing and production.
Hailin is an Applications Engineer at ElevATE Semiconductor with a strong engineering background and a passion for innovation. He holds a degree from the University of Toronto, where he also engaged in academic research collaborations, and has professional experience spanning software development and mixed-signal engineering.
Dedicated to tackling complex technical challenges and fostering opportunities for students, Hailin is committed to advancing the field of semiconductor test while inspiring the next generation of professionals. He is currently pursuing a master’s degree at UC Berkeley, focusing on applying statistical models and data science principles to enhance test engineering.
초록 - 전기 (Korean)
RMA(Return Material Authorization) 조사는 반도체 품질 보증에 있어 핵심적이며, 잠재적인 기능적 불량을 근본 원인까지 추적할수 있도록 합니다. 본 연구에서는 어느정도 사용된 디바이스 내의 Precision measurement block 정확도(Accuracy)가 저하되는 현상을 보인 RMA 사례를 검토하였습니다. 자동화 테스트 장비(ATE) 및 벤치 테스트 분석을 통해 명확한 채널 단위 편차가 관찰되었으며, 일부 채널은 요구되는 정확도 스펙을 유지하지 못한 반면 다른 채널들은 스펙을 만족하는 것이 확인되었습니다.
Failure mechanism을 규명하고 확인하기 위해, Electrical stress 테스트와 초기 수명 불량률(Early Life Failure Rate, ELFR) 실험을 병행 수행하였습니다. 이 실험은 새로운 ATE 검사 방법을 입증했으며, 이후의 RMA 사례에서도 그 효과가 검증되어 잠재적 디바이스 취약성을 식별하는 데 유용함이 확인되었습니다. 이 후, 부분적인 전기적 특이사항은 Failure analysis 절차를 이끌었고, 디캡(decapsulation) 후 고배율 광학 검사와 주사 전자 현미경(SEM) 분석을 통해 해당 회로에서 공정 관련 결함이 확인되어 관찰된 전기적 불량과 물리적 상관성이 입증되었습니다.
이 사례에 대한 연구는 잠재적 제조 결함을 발견하기 위해 정밀한 시험 범위 정의와 스트레스 기반의 테스트 방법을 통한 ATE 프로그램 보완의 중요성을 강조하고 있습니다. Dynamic specification의 경계와 ELFR(초기 수명 불량률)로 검증된 전용 스크리닝을 결합함으로써, 테스트 엔지니어링 팀은 Root cause 규명 속도를 개선하고, RMA 처리 시간을 단축할 수 있습니다. 이러한 통합된 접근은 고객이 받을 영향과 관련된 비용을 최소화할 뿐 아니라 양산 스크리닝의 효율을 향상시킵니다. 마지막으로, Test program에 적응 가능한 설정, 스트레스 기반 커버리지 확대, 그리고 제품 엔지니어링과 고장 분석 팀 간의 긴밀한 협업을 통해 대량 반도체 제조에서 장기적인 신뢰성을 강화하는 테스트 프로그램 최적화 방안을 제안합니다.
Hailin은 ElevATE Semiconductor의 애플리케이션 엔지니어로, 소프트웨어 개발과 혼합 신호 엔지니어링 분야에서 경험을 쌓아왔습니다.
그는 University of Toronto에서 학위를 취득했으며, 현재 UC Berkeley에서 통계 모델과 데이터 과학을 활용한 테스트 엔지니어링 연구로 석사 과정을 밟고 있습니다.
“시스템 레벨 테스트(SLT): 칩렛 기반 AI·HPC 디바이스에서의 필요성”
Abstract - Biography (English)
Chiplet-based product development has been around for a few years now, but it has mostly been achieved using chiplets designed within the same company (with only HBM stacks sourced externally). As a result, this has largely remained a homogeneous integration.
The industry is now moving toward true heterogeneous integration, where different chiplets from multiple vendors are combined along with HBM stacks from memory vendors. Heterogeneous packaging, combined with chiplet-based architectures, enables High-Performance Computing (HPC) and AI device development in shorter timelines while providing flexibility to integrate chiplets from various process nodes. This creates powerful, scalable, and energy-efficient solutions.
However, these new possibilities bring unprecedented testing challenges at both the wafer level and package level. Compared to monolithic SoCs, chiplet-based heterogeneous packaging introduces unique test challenges related to DFT, D2D interconnect, traceability, and security.
While ATE-based test solutions are well established for creating Known Good Die (KGD) in monolithic devices (with mature EDA tools supporting fault coverage), in heterogeneous integration, the functionality of the final packaged device cannot be defined by the individual KGDs alone.
Technologies such as Through-Silicon Vias (TSVs) enabling 3D ICs, and interposers/substrates that interconnect dies, introduce additional electrical parasitics and IR voltage drop. Device performance is also influenced by thermal effects from neighboring dies within the same package, which must be accounted for during testing.
Another growing concern is Silent Data Corruption (SDC)—errors in hardware that go undetected. These are difficult to diagnose and may be exacerbated by silicon degradation and hardware aging.
These challenges in testing chiplet-based AI and HPC devices are making System Level Test (SLT) increasingly necessary in addition to traditional ATE-based test flows.
This presentation will cover the need for SLT, the associated challenges, and several SLT case studies.
Yogan Senthilkumar
Chief Technology Officer, iVP Semiconductor
Yogan Senthilkumar has over 35 years of experience in the field of Semiconductor Test. He currently works for iVP Semiconductor as Chief Technology Officer, where he has helped several customers develop test solutions for Digital, PIMIC, Mixed Signal, and RF Devices, and deploy them to volume production at OSAT.
In his earlier role at Tessolve, he served as Vice President of Engineering, where he was instrumental in implementing several test process automation initiatives to build robust test programs for Wafer Test and Final Test, and in applying AI to hardware and test program development.
Earlier in his career, Yogan worked with Teradyne Asia's Test Application Group in Singapore, handling test engineering projects from Teradyne US and Europe. He has also worked for Salland Engineering, National Semiconductor, and SPEL. He has presented papers on test techniques at conferences including TUG, Semicon, and OCP, and has written articles in Test and Measurement World and Semiconductor Manufacturing.
초록 - 전기 (Korean)
칩렛 기반 제품 개발은 이미 몇 년 전부터 시도되어 왔습니다. 하지만 지금까지는 대부분 자사에서 설계한 칩렛과 외부 업체의 HBM스택을 조합하는 수준에 머물러, 사실상 동종통합에 가까웠습니다.
최근에는 서로 다른 벤더의 칩렛과 메모리 업체의 HBM 스택을 결합하는 이종통합으로 산업이 빠르게 이동하고 있습니다. 칩렛 아키텍처와 이종 패키징은 HPC와 AI 디바이스 개발 속도를 크게 단축시키고, 다양한 공정 노드의 칩렛을 유연하게 통합할 수 있는 장점을 제공합니다. 이를 통해 강력하고 확장 가능하며, 에너지 효율적인 솔루션을 구현할 수 있습니다.
하지만 이런 가능성은 동시에 웨이퍼 레벨과 패키지 레벨에서 새로운 테스트 과제를 불러옵니다. 모놀리식 SoC와 달리, 칩렛 기반 이종 패키징은 DFT, D2D인터커넥트, 추적성, 보안 등에서 독특한 테스트 문제를 동반합니다.
기존 ATE기반 테스트와 KGD확보 방법은 모놀리식 환경에서는 충분히 성숙했지만, 칩렛 기반 이종 통합에서는 개별 KGD만으로는 패키지 전체의 기능을 보장할 수 없습니다. 또한 TSV를 활용한 3D IC와 다이를 연결하는 인터포저·서브스트레이트 기술은 전기적 기생효과와 IR드롭에 직접적인 영향을 줍니다. 패키지 내부에서 수 밀리미터 간격으로 배치된 다이 간 열간섭 역시 성능 저하 요인이므로 테스트 단계에서 반드시 고려해야 합니다.
특히, 하드웨어 오류가 탐지되지 않고 지나치는 SDC문제는 점점 더 큰 우려 사항으로 떠오르고 있습니다. 이는 실리콘과 하드웨어의 열화·노화에 크게 좌우되며, 원인 진단이 어렵다는 점에서 시스템 신뢰성에 심각한 리스크를 초래할 수 있습니다.
따라서 칩렛 기반 AI·HPC 디바이스에서는 기존 ATE 기반 테스트만으로는 한계가 있으며, 시스템 레벨 테스트의 도입이 필수적이라는 점이 점점 더 분명해지고 있습니다. 본 발표에서는 SLT의 필요성과 주요 과제, 그리고 실제 적용 사례를 소개하고자 합니다.
Yogan Senthilkumar는 반도체 테스트 분야에서 35년 이상의 경험을 보유하고 있습니다.
현재 iVP Semiconductor에서 CTO로 재직 중이며, 디지털, PIMIC, Mixed Signal, RF 디바이스의 테스트 솔루션 개발을 고객들과 함께 추진하고, 이를 OSAT에서 양산 단계까지 성공적으로 적용하는 데 기여해 왔습니다.
이전에는 Tessolve에서 Vice President Engineering으로 근무하면서, 웨이퍼 테스트와 최종 테스트를 위한 안정적인 테스트 프로그램을 구축하기 위해 다양한 테스트 프로세스 자동화를 주도했습니다. 또한 하드웨어 및 테스트 프로그램 개발에 AI를 적용하는 데 중요한 역할을 했습니다.
경력 초기에는 싱가포르의 Teradyne Asia Test Application Group에서 근무하며, 미국과 유럽 Teradyne 본사의 테스트 엔지니어링 프로젝트를 담당했습니다. 이후 Salland Engineering, National Semiconductor, SPEL에서도 경력을 쌓았습니다.
또한 TUG, Semicon, OCP 등 다양한 컨퍼런스에서 테스트 기법과 관련된 논문을 발표했으며, Test and Measurement World 및 Semicon Manufacturing에 다수의 기술 기고문을 작성한 바 있습니다.
17:30
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